IBM Research Alliance construit un nouveau transistor pour la technologie 5 nm



IBM, its Research Alliance partners GLOBALFOUNDRIES and Samsung, and equipment suppliers have developed an industry-first process to build silicon nanosheet transistors that will enable 5 nanometer (nm) chips. The details of the process will be presented at the 2017 Symposia on VLSI Technology and Circuits conference in Kyoto, Japan. In less than two years since developing a 7 nm test node chip with 20 billion transistors, scientists have paved the way for 30 billion switches on a fingernail-sized chip.

L'augmentation des performances qui en résulte aidera à accélérer l'informatique cognitive, l'Internet des objets (IoT) et d'autres applications gourmandes en données fournies dans le cloud. Les économies d'énergie pourraient également signifier que les batteries des smartphones et autres produits mobiles pourraient durer deux à trois fois plus longtemps que les appareils d'aujourd'hui, avant de devoir être chargées.

Les scientifiques travaillant dans le cadre de l'Alliance de recherche dirigée par IBM dans le complexe NanoTech du SUNY Polytechnic Institute Colleges of Nanoscale Science and Engineering à Albany, NY, ont réalisé la percée en utilisant des piles de nanofeuilles de silicium comme structure de dispositif du transistor, au lieu du FinFET standard architecture, qui est le schéma directeur de l'industrie des semi-conducteurs jusqu'à la technologie des nœuds à 7 nm.

'Pour que les entreprises et la société répondent aux exigences de l'informatique cognitive et du cloud dans les années à venir, les progrès de la technologie des semi-conducteurs sont essentiels', a déclaré Arvind Krishna, vice-président directeur, Hybrid Cloud et directeur, IBM Research. «C'est pourquoi IBM recherche activement des architectures et des matériaux nouveaux et différents qui repoussent les limites de cette industrie et les commercialisent dans des technologies telles que les mainframes et nos systèmes cognitifs.»
La démonstration du transistor en nanofeuille de silicium, telle que détaillée dans le document de l'Alliance de recherche Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET, et publiée par VLSI, prouve que des puces de 5 nm sont possibles, plus puissantes et pas trop éloignées à l'avenir .

Comparée à la technologie de pointe de 10 nm disponible sur le marché, une technologie de 5 nm basée sur des nanofeuilles peut offrir une amélioration des performances de 40% à puissance fixe ou de 75% d'économies d'énergie à performances équivalentes. Cette amélioration permet de stimuler considérablement la satisfaction des demandes futures des systèmes d'intelligence artificielle (IA), de la réalité virtuelle et des appareils mobiles.

Construire un nouveau commutateur
'Cette annonce est le dernier exemple de la recherche de classe mondiale qui continue à émerger de notre partenariat public-privé révolutionnaire à New York', a déclaré Gary Patton, CTO et chef de la R&D mondiale chez GLOBALFOUNDRIES. `` Alors que nous progressons vers la commercialisation de 7 nm en 2018 dans notre usine de fabrication Fab 8, nous poursuivons activement les technologies de prochaine génération à 5 nm et au-delà pour maintenir notre leadership technologique et permettre à nos clients de produire une génération de plus petite, plus rapide et plus rentable de semi-conducteurs. »

IBM Research explore la technologie des semi-conducteurs à nanoplaques depuis plus de 10 ans. Ce travail est le premier dans l'industrie à démontrer la faisabilité de concevoir et de fabriquer des dispositifs de nanofeuilles empilés avec des propriétés électriques supérieures à l'architecture FinFET.

Cette même approche de lithographie en ultraviolet extrême (EUV) utilisée pour produire le nœud de test de 7 nm et ses 20 milliards de transistors a été appliquée à l'architecture du transistor à nanofeuilles. En utilisant la lithographie EUV, la largeur des nanofeuilles peut être ajustée en continu, le tout dans un seul processus de fabrication ou conception de puce. Cette adaptabilité permet un réglage fin des performances et de la puissance pour des circuits spécifiques - ce qui n'est pas possible avec la production d'architecture de transistor FinFET d'aujourd'hui, qui est limitée par sa hauteur d'ailette conductrice de courant. Par conséquent, alors que les puces FinFET peuvent évoluer jusqu'à 5 nm, la simple réduction de l'espace entre les ailettes ne fournit pas un flux de courant accru pour des performances supplémentaires.

`` L'annonce d'aujourd'hui poursuit la collaboration entre IBM et le modèle public-privé qui dynamise le leadership et l'innovation de SUNY-Polytechnic, d'Albany et de l'État de New York dans le développement de technologies de nouvelle génération '', a déclaré le Dr Bahgat Sammakia, président par intérim du SUNY Polytechnic Institute. «Nous pensons que l'activation du premier transistor 5 nm est une étape importante pour l'ensemble de l'industrie des semi-conducteurs alors que nous continuons à repousser les limites de nos capacités actuelles. Le partenariat de SUNY Poly avec IBM et Empire State Development est un parfait exemple de la façon dont l'industrie, le gouvernement et le monde universitaire peuvent collaborer avec succès et avoir un impact large et positif sur la société.

Part of IBM's $3 billion, five-year investment in chip R&D (announced in 2014), the proof of nanosheet architecture scaling to a 5nm node continues IBM's legacy of historic contributions to silicon and semiconductor innovation. They include the invention or first implementation of the single cell DRAM, the Dennard Scaling Laws, chemically amplified photoresists, copper interconnect wiring, Silicon on Insulator, strained engineering, multi core microprocessors, immersion lithography, high speed SiGe, High-k gate dielectrics, embedded DRAM, 3D chip stacking and Air gap insulators.