toshiba et western digital se préparant flash nand 3d 128 couches - Toshiba

Flash NAND 3D 128 couches Toshiba et Western Digital Readying

Toshiba and its strategic ally Western Digital are readying a high-density 128-layer 3D NAND flash memory. In Toshiba's nomenclature, the chip will be named BiCS-5. Interestingly, despite the spatial density, the chip will implement TLC (3 bits per cell), and not the newer QLC (4 bits per cell). This is probably because NAND flash makers are still spooked about the low yields of QLC chips. Regardless, the chip has a data density of 512 Gb. With 33% more capacity than 96-layer chips, the new 128-layer chips could hit commercial production in 2020-21.

La puce BiCS-5 aurait une conception à 4 plans. Son dé est divisé en quatre sections, ou plans, auxquels chacun peut accéder indépendamment; par opposition aux puces BiCS-4 qui utilisent une disposition à 2 plans. Cela doublerait les performances d'écriture par unité de canal à 132 Mo / s au lieu de 66 Mo / s. La puce utilise également, semble-t-il, du CuA (circuits sous matrice), une innovation de conception dans laquelle les circuits logiques sont situés dans la `` couche '' la plus basse, avec des couches de données empilées au-dessus, ce qui permet d'économiser 15% sur la taille de la puce. Aaron Rakers, analyste du marché de l'industrie de haute technologie chez Wells Fargo, estime que les rendements de Toshiba-WD par tranche de 300 mm pourraient atteindre 85%.


Source: Blocks & Files