tsmc apportera des plaquettes empilées en 3D à des conceptions complexes en silicium, telles que gpus - Tsmc

TSMC apportera des plaquettes empilées 3D à des conceptions de silicium complexes, telles que les GPU

TSMC is close to adapt 3D stacked silicon wafers to complex silicon designs, such as graphics processors, using its new proprietary Wafer-on-Wafer (WoW) Advanced Packaging technology, which will be introduced with its 7 nm+ and 5 nm nodes. 3D stacked silicon fabrication is currently only implemented on 'less complex' silicon designs, such as NAND flash, which don't run anywhere near as hot as complex designs ASIC designs, such as GPUs or CPUs. In its current form, TSMC achieved 2-layer stacks, in which two silicon layers that are 'mirror images' of each other (for perfect alignment), sandwich bonding layers, through which pins for the upper layer pass through.

Le collage des deux couches est là où réside l'essentiel des innovations et des «sauces secrètes» de TSMC. Pour le flash NAND 3D, plusieurs puces crêpées sont câblées à travers leurs bords. Vous n'avez pas besoin d'autant de broches pour parler à un dé flash NAND que pour un dé GPU. Pour les matrices complexes, les concepteurs doivent passer des milliers de broches à travers la «couche inférieure», le substrat de connexion, et finalement à la «couche supérieure». La couche inférieure est donc projetée aux deux extrémités, un côté s'interfaçant avec le substrat d'emballage pour les deux matrices, et le côté supérieur servant de sorte de substrat pour la matrice supérieure. Cette innovation est ce que TSMC appelle les «vias traversants en silicium» ou TSV.

WoW (wafer on wafer) est différent de package-on-package ou PoP (la manière dont les packages SoC et DRAM sont couplés à l'intérieur des téléphones portables), dans lequel deux packages complets sont câblés soit concentriquement sur le PCB, soit avec des broches sur le dessus du Package SoC s'interfaçant avec le package DRAM. Le package DRAM nécessite moins de broches que le SoC, il est donc plus pratique de l'avoir en haut. Un dé WoW se trouve à l'intérieur d'un seul boîtier et offre le double de la surface d'un dé planaire monocouche. Les couches de liaison, l'autre innovation clé de TSMC, aident non seulement à accoupler les deux boîtiers, mais contribuent également à la conductivité thermique. Il y a une division du travail entre les deux matrices. La couche inférieure doit supporter le câblage des deux matrices, tandis que la couche supérieure doit dissiper la chaleur des deux matrices. À cet égard, la couche supérieure obtient de l'aide du fait qu'elle a des zones vides (où la couche inférieure aurait normalement des bosses sur le substrat de l'emballage).
Source: Cadence Blog